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MOS器材的开展与面对的应战
发布时间:2022-05-22 13:39:52 来源:bob综合体育下载
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  跟着集成电路工艺制程技能的不断开展,为了进步集成电路的集成度,一起进步器材的作业速度和下降它的功耗,器材面对一系列的应战。例如短沟道效应(Short Channel Effect - SCE),热载流子注入效应(Hot Carrier Inject - HCI)和栅氧化层漏电等问题。为了战胜这些应战,半导体业界不断开宣布一系列的先进工艺技能,例如多晶硅栅、源漏离子注入自对准、LDD离子注入、polycide、Salicide、SRD、应变硅和HKMG技能。别的,晶体管也从

  MOS诞生之初,栅极资料选用金属导体资料铝,因为铝具有十分低的电阻,它不会与氧化物产生反响,而且它的稳定性十分好。栅介质资料选用SiO2,因为SiO2能够与硅衬底构成十分抱负的Si-SiO2界面。如图1.13(a)所示,是开始铝栅的MOS管结构图。

  跟着MOS器材的特征尺度不断缩小,铝栅与源漏分散区的套刻禁绝问题变得越来越严峻,源漏与栅堆叠规划导致,源漏与栅之间的寄生电容越来越严峻,半导体业界使用多晶硅栅替代铝栅。多晶硅栅具有三方面的长处:第一个长处是不光多晶硅与硅工艺兼容,而且多晶硅能够耐高温退火,高温退火是离子注入的要求;第二个长处是多晶硅栅是在源漏离子注入之前构成的,源漏离子注入时,多晶硅栅能够作为遮盖层,所以离子只会注入多晶硅栅两边,所以源漏分散区与多晶硅栅是自对准的;第三个长处是能够经过掺杂N型和P型杂质来改动其功函数,然后调理器材的阈值电压。因为MOS器材的阈值电压由衬底资料和栅资料功函数的差异决议的,多晶硅很好地处理了CMOS技能中的NMOS和PMOS阈值电压的调理问题。如图1.13(b)所示,是多晶硅栅的MOS管结构图。

  多晶硅栅的缺陷是电阻率高,虽然能够经过重掺杂来下降它的电阻率,可是它的电阻率仍然很高,厚度3K埃米的多晶硅的方块电阻高达36ohm/sq。虽然高电阻率的多晶硅栅对MOS器材的直流特性是没有影响的,可是它严峻影响了MOS器材的高频特性,特别是跟着MOS器材的特征尺度不断缩小到亚微米(1um≥L≥0.35um),多晶硅栅电阻率高的问题变得越发严峻。为了下降多晶硅栅的电阻,半导体业界使用多晶硅和金属硅化物(polycide)的双层资料替代多晶硅栅,然后下降多晶硅栅的电阻,Polycide的方块电阻只要3ohm/sq。半导体业界通用的金属硅化物资料是WSi2。如图1.14(a)所示,是多晶硅和金属硅化物栅的MOS管结构图。

  20世纪60年代,第一代MOS器材的作业电压是5V,栅极长度是25um,跟着MOS器材的特征尺度不断缩小到亚微米,MOS器材的作业电压并没有减小,它的作业电压仍然是5V,直到MOS器材栅极长度缩小到0.35um时,MOS器材的作业电压才从5V下降到3.3V。2008年,MOS器材的栅极长度缩小到45nm,MOS器材的作业电压缩小到1V。栅极长度从25um缩小到45nm,缩小的倍率是555倍,而MOS器材的作业电压只从5V缩小到1V,缩小的倍率是5倍,可见MOS器材的作业电压并不是按份额缩小的。跟着MOS器材的特征尺度不断缩小到亚微米级,MOS器材的沟道横向电场强度是不断增强的,载流子会在强电场中进行加快,当载流子的能量足够大时构成热载流子,并在强场区产生磕碰电离现象,磕碰电离会构成新的热电子和热空穴,热载流子会跳过Si/SiO2界面的势垒构成栅电流,热空穴会流向衬底构成衬底电流,由热载流子构成的现象称为热载流子注入效应。跟着MOS器材的特征尺度不断缩小到亚微米,热载流子注入效应变得越来越严峻,为了改进热载流子注入效应,半导体业界经过使用LDD (Lightly Doped Drain - LDD)结构改进漏端耗尽区的峰值电场来改进热载流子注入效应。如图1.14(b)所示,是使用LDD结构的MOS管结构图。

  跟着MOS器材的特征尺度缩小到深亚微米(0.25um≥L),约束MOS器材缩小的首要效应是短沟道效应。为了改进短沟道效应,MOS器材的分散区结深也不断缩小,结深不断缩小导致分散区的电阻不断变大,因为分散区的纵向横截面积变小,别的金属互连的触摸孔的尺度也减小到0.32um以下,触摸孔变小导致触摸孔与分散区的触摸电阻升高了,单个触摸孔的触摸电阻升高到200ohm以上。为了下降分散区的电阻和触摸孔的触摸电阻,半导体业界使用硅和金属产生反响构成金属硅化物(silicide)下降分散区的电阻和触摸孔的触摸电阻。可使用的金属资料有Ti、Co和Ni等,金属资料只会与硅和多晶硅产生反响构成金属硅化物,而不会与氧化物产生反响,所以Silicide也称为自对准金属硅化物Salicide(Self Aligned Silicide)。别的分散区和多晶硅栅是一起构成Silicide,所以不需求再考虑进行多晶硅栅的polycide。如图1.15(a)所示,是Salicide的MOS管结构图。

  MOS器材的特征尺度缩小到深亚微米导致的别的一个问题是短沟道效应引起的亚阈值漏电流。跟着MOS器材的栅极长度缩小到0.25um,源漏之间的耗尽区会彼此接近,导致它们之间的势垒高度下降,构成亚阈值漏电流。虽然MOS器材的栅极长度从0.33um缩小到0.25um时,器材的作业电压也从3.3V下降到2.5V,可是MOS器材的亚阈值区的漏电流仍然很大。为了下降MOS器材的亚阈值区的漏电流,需求添加一道沟道离子注入和晕环(Halo)离子注入添加沟道区域的离子浓度,然后减小源漏与衬底之间的耗尽区宽度,改进亚阈值区的漏电流。如图1.15(a)所示,进行沟道离子注入的MOS管结构图。

  跟着MOS器材的特征尺度不断缩小到90nm及以下时,短沟道效应中的器材亚阈值电流成为阻碍工艺进一步开展的首要因素,虽然进步沟道掺杂浓度能够在必定程度上按捺短沟道效应,可是高掺杂的沟道会增大库伦散射,使载流子迁移率下降,导致器材的速度下降,所以只是依托缩小MOS器材的几许尺度现已不能满意器材功能的进步,需求一些额定的工艺技能来进步器材的电学功能,例如应变硅技能。应变硅技能是经过外延生长在源漏区嵌入应变资料使沟道产生应变,然后进步载流子迁移率,终究进步器材的速度。例如NMOS的应变资料是SiC,PMOS的应变资料是SiGe。别的,跟着源漏的结深的短减小,源漏分散区的厚度现已不能满意构成Salicide的最小厚度要求,有必要使用新技能RSD(Raise Source and Drain)技能来添加源漏分散区的厚度。RSD技能是经过外延技能生长在源漏区嵌入应变资料的一起进步源漏分散区的厚度。如图1.15(b)所示,是选用应变硅和RSD技能的MOS管结构图。

  当MOS器材的特征尺度不断缩小45nm及以下时,为了改进短沟道效应,沟道的掺杂浓度不断进步,为了调理阈值电压Vt,栅氧化层的厚度也不断减小到1nm。1nm厚度的SiON栅介质层已不再是抱负的绝缘体,栅极与衬底之间将会呈现显着的量子隧穿效应,衬底的电子以量子的方式穿过栅介质层进入栅,构成栅极漏电流Ig。为了改进栅极漏电的问题,半导体业界使用新式高K介电常数(High-k - HK)介质资料HfO2来替代传统SiON来改进栅极漏电流问题。SiON的介电常数是3.9,而HfO2的介电常数是25,在相同的EOT条件下,HfO2的物理厚度是SiON的6倍多,这将明显减小栅介质层的量子隧穿的效应,然后下降栅极漏电流及其引起的功耗。可是使用HK介质资料替代SiON也会引起许多问题,例如导致多晶硅栅耗尽效应构成高阻栅,HK介质资料与多晶硅的界面会构成界面失配现象下降载流子迁移率,HK介质资料还会形成费米能级的钉扎现象。现在半导体业界使用金属栅(Metal Gate - MG)替代多晶硅栅电极能够处理Vt漂移、多晶硅栅耗尽效应、过高的栅电阻和费米能级的钉扎等现象。使用HK介质资料替代SiON和使用金属栅替代多晶硅栅的技能称为HKMG工艺技能。如图1.16(a)所示,是选用HKMG技能的MOS管结构图。

  当MOS器材的特征尺度不断缩小22nm及以下时,只是进步沟道的掺杂浓度和下降源漏结深已不能很好的改进短沟道效应。加利福尼亚大学伯克利分校的胡正明教授根据SOI的超薄绝缘层上的平面硅技能提出UTB-SOI(Ultra Thin Body - UTB),也便是FD-SOI晶体管。研讨发现要使FD-SOI有用按捺短沟道效应,并能正常作业,绝缘层上硅膜的厚度应约束在栅长的四分之一左右。关于25nm栅长的晶体管,FD-SOI的硅膜厚度应被操控在5nm左右。FD-SOI晶体管的沟道厚度很小,栅的笔直电场能够有用的操控器材的沟道,然后下降了器材封闭时的漏电流,按捺短沟道效应。如图1.16(b)所示,是FD-SOI晶体管的剖面图。

  别的,1989年,Hitachi公司的工程师Hisamoto对传统的平面型晶体管的结构作出改动提出的根据体硅衬底,选用部分氧化绝缘阻隔衬底技能制作出全耗尽的侧向沟道三维晶体管,称为DELTA(Depleted Lean-Channel Transistor)。胡正明教授根据Hisamoto的三维晶体管提出选用三维立体型结构的体FinFET和SOI FinFET替代平面结构的MOSFET作为集成电路的晶体管,因为三维立体晶体管结构很像鱼的鳍,所以称为鳍型场效应晶体管。如图1.17所示,是Bulk FinFET和SOI FinFET晶体管的剖面图。

  FinFET晶体管凸起的沟道区域是一个被三面栅极包裹的鳍状半导体,沿源-漏方向的鳍与栅重合的区域的长度为沟道长度。栅极三面包裹沟道的结构增大了栅与沟道的面积,增强了栅对沟道的操控能力,然后下降了漏电流,按捺短沟道效应,一起也有用的添加了器材沟道的有用宽度,而且添加了器材的跨导。别的为了改进栅极漏电流,FinFET晶体管的栅介质也选用HK资料,栅极也选用金属栅。

  《集成电路工艺、闩锁效应和ESD电路规划》总共五章内容,第一章介绍集成电路工艺制作技能的开展过程,第二章介绍工艺集成,第三章介绍干流的集成电路工艺制程技能,第四章介绍闩锁效应,第五章介绍ESD电路规划。未来咱们会节选《集成电路工艺、闩锁效应和ESD电路规划》剩余章节的部分内容进行发布。

  本文摘选自《集成电路工艺、闩锁效应和ESD电路规划》第一章第二节的部分内容,这部分内容简略介绍了MOS器材的开展过程以及所面对的应战。现在本书没有正式出书,特约宣布在半导体职业调查,以飨读者。假如对本文或许《集成电路工艺、闩锁效应和ESD电路规划》有爱好能够联络编著者自己或许担任本书的出书社。